工業技術研究院

技術簡介

含TSV chip 或interposer 以micro bump為Interconnection的3D堆疊構裝，可有效益的整合不同功能的晶片於同一構裝模組中，不僅能大幅減少電子構裝的尺寸，更能達到System in Package (SiP)的效能。此外，藉由Thermal Via、Thermal Ball及外露銅箔層的整合散熱設計，可使3D堆疊構裝的散熱效能，大幅提升。創新的可靠度測試設計，能同時評估Component Level 及Board Level的可靠度。

Abstract

The chip or interposer with TSV using micro-bump as interconnection for 3D stacked package can increase the performace of system in package. BTW, thermal via and special heat sink design will increase the thermal performance.

技術規格

"1.Through-Si via D ≦ 30 um , Si thickness ≦50 um 2. Micro bump ≦ 30 um , bump height ≦20 um 3. .UBM: Ti/Cu, Electroless Ni/Au , Bump material Plating Sn、Cu , Electroless Sn 4. CoC (Die size 5 mmx5mm),CoW(wafer size 8""~12"") 微凸塊 (間距 30 um）接合技術 ( 4-layer stacking) "

Technical Specification

1.Through-Si via D ≦ 30 um , Si thickness ≦50 um 2. Micro bump ≦ 30 um , bump height ≦20 um 3. .UBM: Ti/Cu, Electroless Ni/Au , Bump material Plating Sn、Cu , Electroless Sn 4. CoC (Die size 5 mmx5mm),CoW(wafer size 8"~12") micro-bump (pitch 30 um）bonding technology ( 4-layer stacking)

技術特色

‘1.Soc成本居高不下, 研發速度緩慢, 而sip成本低, 研發速度快, 3D構裝是其中重要的一環。 2.tsmc, UMC ,ASE, SPIC等大廠均在大力投入3D構裝, 但主要仍以打線為主。未來面對高階產品則將會採用導通孔3D構裝技 術。

應用範圍

隨著System in Package的技術發展趨勢日漸重要，3D堆疊構裝的技術，日益受電子產品市場的矚目。

接受技術者具備基礎建議（設備）

"Wet process chip bonder assembly process"

接受技術者具備基礎建議（專業）

覆晶組裝製程技術

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